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首先，去年年中，极氪9X上市前几个月，眉山工厂每天都有人两班、三班地轮流倒班测试。有一拨人专门在夜里工作，从晚上8点干到早上8点。“因为用来测试的工程车就那么多，时间又紧，只能这样轮流用。”
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第三，The DRAM is a fairly dumb device. Say you intend to do a WRITE operation, during initialization you tell the DRAM what the CAS Write Latency is by programming one of its Mode Registers (CWL is the time delay between the column address and data at the inputs of a DRAM), and you have to honor this timing parameter at all times. The memory controller needs to account for the board trace delays and the fly-by routing delays and launch Address and Data with the correct skew between them so that the Address and Data arrive at the memory with CWL latency between them.。超级权重对此有专业解读
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